技術文章詳細內容

III-V族閃耀IEDM 2011

2012-7-16 17:00:15

十年來,矽技術的發展一直是國際電子元件會議(International Electron Devices MeetingIEDM)的焦點,至今也仍然如此。但最近有關III-V族元件技術突破的研究報告數量大幅增加,使得2011年的IEDM會議則突破以往的紀錄。

 

化合物半導體的焦點包含III-V邏輯元件的技術突破︰世界第一個用「由上而下(top-down)」製程製作的III-V族三維金氧半場效電晶體(metal oxide semiconductor field effect transistorMOSFET);可降低IC能耗的量子井場效電晶體的設計;研究成果顯示使用有機金屬化學氣相沉積法(Metal-Organic Chemical Vapor DepositionMOCVD)或分子束磊晶(Molecular Beam EpitaxyMBE)製作III-V矽電晶體的結果差異不大;另一方面,氮化?(gallium nitrideGaN)的研究發展包括在汲極周圍置入溝槽以阻斷漏電流,以及增加阻障層(barrier layer)以提升二極體性能。

 

來自普渡大學與哈佛大學的研究團隊,宣稱他們的合作研究,製造出世界第一個用「由上而下」且與晶圓代工程序相容(foundry-compatible)的製程製作的III-VMOSFET。他們砷化銦鎵(Indium Gallium ArsenideInGaAs)電晶體構造,反映出22奈米節點矽MOSFET今年將被複製到英特爾的生產線上。這兩種電晶體的相似性使InGaAs MOSFET成為IC製造愈跨越14奈米節點的關鍵技術。CMOSRoadmap預測,到非常小的尺度時矽需要被取代,而許多人認為III-V族可能作為替代材料。

 

普渡哈佛的團隊絕不是第一個製作三維III-V族電晶體的,很多其他的研究團隊曾經製作過這樣的結構,但之前的每一個研究都是利用「由下而上(bottom-up)」的方式製作奈米線結構。

 

「產業對此研究有點興趣,但還沒有強烈的意願,普渡大學III-VMOSFET研究的負責人Peide Ye說。他指出由下而上的方式會使長出的奈米線呈現任意排列。這將讓你很難去把電晶體放到你要的位置,更別說去連結它們形成電路。」

 

根據Ye的說法,矽產業對「由上而下」的製程更有興趣。而這包含了微影、乾/濕式蝕刻,以及原子層沉積(atomic layer depositionALD)技術,而這些正是Ye的團隊製作MOSFET的方法。三維的電晶體的優勢,在於利用介電質環繞通道來將所謂的短通道效應降到最低。一般而言,電晶體的特徵尺寸降低時短通道效應將加劇,因為微型化必定使製作閘極的介電質變薄。

 

當矽產業達到了45奈米節點,二氧化鉿被用來取代二氧化矽作為閘極材料,以緩和短通道效應。這些現象在22奈米節點時變得更加嚴峻,因此晶片製造商轉向三維電晶體發展,試圖克服此問題。這些三維的元件用介電質將通道覆蓋藉以去控制電流。「使用III-V族材料也是一樣的,因為元件的物理性質基本上還是不變」,Ye說。他的學生,Jiangjiang Gu,花了兩年的時間去摸索如何製造閘極環繞 (gate-all-around)III-VMOSFET,他聚焦於找出一種簡單,且可以適合現今晶圓代工採用的流程來製造元件。

 

首先使用MBE在摻磷的磷化銦InP上長出厚度30奈米的InGaAs層。然後植入矽離子創造出原極與汲極,再用微影製程製作InGaAs奈米線通道

 

接著在非等向濕式蝕刻製程中,用鹽酸去除InP,包含在InGaAs下的InP。這只有在通道被排列在[010]方向時才可行,因為此方向會產生底切(undercut)蝕刻。

 

然後使用ALD,其為一種超共形(super-conformal)製程。將通道包覆於一層10奈米厚的Al2O3塗膜中,再覆蓋上氮化鎢閘極。第二個微影步驟選擇性移除部分 WN層,使源極與汲極部分區域可被接觸。

 

該研究製作出四種MOFET,分別是擁有14919InGaAs奈米線通道的MOFET。多重奈米線的使用不僅是為了讓研究人員研究MOFET的均勻性,也增加了傳遞的電流量。

 

高的傳導係數(transconductance)與汲極電流使元件可被用來製作高速邏輯電路。閘極長度50奈米的元件之傳導係數為710μs/μm,顯示較小的元件尺寸並不會降低電晶體的性能(如圖3)。「傳統的平面元件在閘極長度150奈米以下將會失去控制」,Ye說。

 

汲極電流經由奈米線周長的一般化所計算出來,以便與傳統平面元件作比較,實驗中最佳元件的高峰值為1.17mA/mm,這是個非常高的電流,大於利用由下而上製程製作的III-V元件。

 

閘極長度50奈米的元件之次臨界擺幅(subthreshold swing)與汲極引致能障(drain-induced barrier)的降低量,一般分別為150mV/dec以及210mV/V。這些值仍然太高,Ye也承認還需要進一步的發展,「界面是相當困難的,仍有許多工程問題須解決。次臨界斜率需要降到65-70。」

 

降低功率

 

另一個III-V族相較於矽的優點是,在邏輯電路中降低功率密度的龐大潛力。III-V族有可能在較低的操作電壓下運作。在晶片中當特徵尺寸縮小時,必須使用低操作電壓去防止功率密度的突然上升。賓州州立大學的Suman Datta研究團隊研究生Lu Liu指出,低功率晶片顯然可應用於電池動力的電子產品中,比如筆記型電腦、平板電腦、手機、相機等。它們也能防止晶片過熱,避免導致元件過早失效。雖然安裝強力冷卻風扇於CPU及繪圖晶片上也可解決散熱問題,但這會增加能量的消耗。

 

利用僅需要極低操作電壓的元件去建立電路是一個更吸引人的選擇,比如只需小於0.5V。這些元件需要較高的開啟電流以及較高的開/關電流比值。而這可透過將矽替換為載子遷移率較高的材料來完成,比如NMOS中用InGaAsPMOS中用鍺。為了抑制短通道效應,需要多重閘極結構,比如普渡與哈佛大學團隊所使用的。在Datta的團隊,此方向的努力發展出傳統與非傳統的多重閘極量子井場效電晶體(Muti-gate Quantum well FETsMuQFETs),具備厚度14奈米的In0.7Ga0.3As量子井

 

「我們認為傳統MuQFET可望超越14奈米CMOS」,Liu說。他解釋在尺度極小下數個電子穿過電晶體開始結合時,非傳統的MuQFET可扮演重要的角色。「非傳統MuQFET利用量子點,可在庫倫震盪模式(Coulumb oscillation mode)下進行數個甚至是單一電子的計算。」

 

Liu和他的團隊已經建立??40奈米的傳統MuQFET,以及閘極間距80奈米的非傳統MuQFET。前者在汲極電壓0.5V下可傳遞超過100μA/μm的電流,而後者在溫度4.2K時可在庫倫阻絕模式(Coulumb blockade mode)下操作。隨著元件尺寸大小變化,室溫時在庫倫阻絕模式下操作應該是可行的。

 

賓大的研究員也已提出一種混合的邏輯結構,使用成對的傳統與非傳統MuQFET,在電壓小於250mV下操作。「目前的互補邏輯電路是不適合的」,Liu解釋,「因為在庫倫阻絕模式下較低的電流操作性,以及較低的開/關電流比值」。所以該團隊使用二元決策圖邏輯建立邏輯電路,並利用負微分電阻(negative differential resistanceNDR)建立靜態記憶體系統。

 

該團隊發現比起矽CMOS邏輯,可使最小能源降低一半,對記憶體而言更可降低動態功率至1/75

 

MOCVD vs MBE

 

若想將III-V族元件用在超越14奈米節點的IC中,將需要符合現今的晶圓代工流程,製作於大面積矽基材上。然而,因為基材和薄膜間的晶格係數差異很大且極性基本上也不同,如何在矽基材上形成高品質的III-V層是相當困難的。

 

為了去達成此目標,許多研究團隊已經學會如何在空白或圖案化的矽晶圓上長出III-V緩衝層。這些團隊大多使用MBE,因為可以提供很好的製程控制。然而,此沉積技術是直接式且非選擇性的,這使得在非極性,且三維的元件上的製程整合困難,且階梯覆蓋率差。MOCVD於選擇性成長以及在三維結構上沉積的優勢,更有希望作為在矽晶圓上製作III-V電晶體的沉積技術。以往很少有其相關研究,但在IEDM 2011中,IntelIQE的合作研究報告,首次直接比較以MOCVDMBE沉積技術製作III-V矽電晶體的差異。他們的結論是,MOCVD沉積的薄膜品質相當於MBE能沉積出最佳薄膜的品質。而利用MOCVD製作的III-V矽電晶體,其通道在室溫下的霍爾遷移率(Hall mobility),和利用MBEInP上製作III-V矽電晶體之最佳狀態相當。

                                       

IntelIQE的研究員著手比較MBEMOCVD所沉積的磷化銦(InP)薄膜的性能。使用氮化鈦(TiN)金屬閘極與用ALD沉積的TaSiOx介電質的多頻電容電壓曲線,顯示出MBEMOCVD可生成有較低間隙密度的界面狀態的InP薄膜。接著,此研究團隊利用高介電之介電質在InP上製作In0.7Ga0.3As量子井場效電晶體。再一次,MOCVD製作的元件與MBE製作的元件相當,兩種電晶體的次臨界擺幅數值也相同,也產生相似的開啟電流對關閉電流之函數圖形。

 

為了比較兩種沉積技術應用於矽基材上成長III-V量子井場效電晶體的差異,研究人員選擇厚度75奈米、方向(100)並有4度角切割的矽基材。根據研究,他們置入了文獻從未有過的超薄緩衝層,厚度0.5μmGaAs,接著一層厚度0.7μmInxAl1-xAs漸變層,以及厚度0.1μmIn0.53Ga0.47As底阻障層。此漸變的三元結構在回到最後銦濃度x=0.52之前,會在x=0.7下產生過壓。這麼做確保緩衝層的完全釋放,且表示底阻障層與厚度50nmIn0.53Ga0.47As量子井是晶格匹配的。

 

透過原子力顯微鏡(atomic force microscopyAFM)可看出,利用MOCVD成長的GaAs緩衝層稍微比用MBE成長的來的平整。根據X-ray也可以看出,使用MOCVD成長的材料品質也會更好。而用橫截面穿透電子顯微(cross-sectional TEM)影像檢查矽與GaAs界面可以發現MOCVD的另一個優點,缺陷被限制在界面上,而不會散佈於薄膜中。

 

這些檢測技術也被用來評估整個磊晶結構的品質。AFM結果顯示MBE的樣本稍微較MOCVD的樣本更平整。而X-ray可看出兩者In0.53Ga0.47As底阻障層與量子井是非常相似的。TEM的結果則指出,成長於InP上的兩種製程樣本幾乎沒有缺陷,而成長於矽基材上的兩種製程樣本則缺陷密度都在2×109cm2,其缺陷大小大約在50nm100nm之之間。霍爾效應量測值則顯示,用MBE在矽基材上製作的III-V場效電晶體有很好的載子遷移率,在溫度300K下載子遷移率為8,000cm2V-1s-1,而在77K下載子遷移率約增加到超過22,000 cm2V-1s-1

 

擁有更薄緩衝層的GaN場效電晶體

比利時微電子研究中心(Interuniversity Microelectronic CentreIMEC)Puneet Srivastava在論文中討論另一種完全不同類型的III-V矽電晶體。GaN雙異質結構場效電晶體,特徵是矽溝槽環繞汲極(Silicon Trench Around the Drain, STAD)接觸區。此新穎元件的優點是,儘管使用較薄的緩衝層,在溫度被提高時同時擁有2kV的崩潰電壓與高性能表現。

 傳統的GaN矽高電子移動率電晶體(High Electron Mobility TransistorHEMT),高的崩潰電壓源自於厚的緩衝層-基本上厚度7μm的緩衝層可產生2kV的阻斷電壓。如果緩衝層更薄,電晶體將因為界面傳導電流穿過AlGaN與矽的界面而失效。厚的緩衝層可避免此現象,但厚的緩衝層也有其問題,比如磊晶片中的應力可能引起晶圓的彎曲甚至是裂痕。而先前,IMEC的研究員成功利用去除源極與汲極之間小區域的矽基材,只用厚度2μm的緩衝層就達成高崩潰電壓。

 “有這樣的技術,我們可以達到超過2kV的高崩潰電壓Srivastava說。但此元件面臨自發熱的問題,因為沒有矽基材在閘極下面,而這裡正是發熱的所在。用STAD的方法,因矽基材仍然在閘極下,所以可提升熱性能。

這些嶄新的場效電晶體被製作在(111)方向的矽基材上,因為比起(100)方向的矽基材,(111)方向的矽基材與AlN的晶格係數差異較小。在磊晶堆疊形成後,形成一厚度3nmAl0.45Ga0.55N阻障層,一厚度150nmGaN通道,以及一厚度2nmAl0.18Ga0.82N緩衝層,基材則變薄為125μm。再利用反應性離子蝕刻,在汲極接觸區周圍製作溝槽。

為了評估這些電晶體的效能,此團隊也製作不具備STAD的控制元件,這些元件的崩潰電壓於650V達到飽和。相比之下,STAD場效電晶體的崩潰電壓隨著閘極與汲極的間距增加,當間距20μm時崩潰電壓超過2kV。其傳輸特性(IDS-VGS)顯示,製作溝槽於汲極接面周圍後臨界電壓不會改變,這代表二維電子氣(two-dimensional electron gas2DEG)通道沒有被破壞。此團隊亦藉由測量溫度100℃下緩衝層的漏電流,來評估STAD場效電晶體的高溫性能。結果發現比起電壓控制在500V下,漏電流小了數個等級。

 

阻障層抑制漏電流

 

松下電器發展了一種新的GaN結構,具有低的逆偏漏電流、快速的回復時間以及600V的崩潰電壓。這二極體可被用於電源電路,包含油電混合動力車裡所用的電路。

在這類應用中如電源開關市場,現有的矽元件將與SiCGaN元件競爭。這兩種寬能隙二極體的主要差異在於,GaN元件是側向形式而SiC元件是垂直形式的。根據松下電器的研究,因為側向的形式在本質上有著較低的電容量,遠較垂直形式更為優越。

我們相信電容量取決於頂部電極的面積 松下電器Tetsuzo Ueda說。透過盡量減少頂部兩電極的面積,我們能降低側向形式的總電容量。我們正著手將電極附加到2DEG上,相信能充分的降低該面積。

松下電器的新穎二極體,其矽基材上具有三接面的AlGaNGaN。當元件在反向偏壓下,因為頂部與底部表面上固定極化感應電荷的平衡,未摻雜的多接面表現良好絕緣特性。松下電器將此結構稱為天然超接面,利用Ni/Au正極及Ti/Al負極與接面的側壁接觸,來達到低的操作電壓與接觸電阻,而不需要精確的摻雜控制。

這種特殊的結構會有高的漏電流,因此無法在高電壓下操作。但松下電器的工程師最近藉由增加一層pGaN阻隔層去克服此問題。模擬結果顯示因為此阻隔層,pGaN產生的耗空區使穿隧長度增加,從而抑制穿隧?流和逆偏漏電流。

華盛頓的IEDM會議中松下電器的報告,詳細描述此元件的結構由MOCVD方式製造。比較此元件與已商業化的SiC二極體,GaN多接面二極體有明顯較低的電容量,在1.5V下產生18A的電流且產生600V的阻斷電壓。利用松下電器的二極體,以及GaN基礎的閘極注入電晶體(gate injection transistorGIT),他們製造出一個升壓轉換器電路,其具備100mΩ的導通電阻以及600V的崩潰電壓。在100kHz下操作時,轉換器的效率超過98%。其性能超越結合SiC蕭特基位障二極體,與可驅動GaN基礎GIT矽飛輪二極體(Free-Wheeling Diode)元件。

松下電器開始著手去開拓此二極體之商業價值,其電路等級的效率超過SiC的二極體,因此未來可能可以減少零件的數量。

2011IEDM會議中,松下電器的新穎GaN元件、IMEC的報告、以及其他團隊對於III-V電晶體的研究,皆突顯了III-V化合物可能超越以往矽所達不到的境界。可以肯定的是,2012IEDM會議中他們在這個主題上將有更多研究成果與發表。


上一篇:Gartner:2012年全球晶... 下一篇:MicroGaN公司將3D技術引...